ในโลกของการออกแบบวงจรรวมขนาดใหญ่ หรือ VLSI Physical Design ขั้นตอนสำคัญที่จะเป็นตัวตัดสินว่าชิปของคุณจะทำงานได้มีประสิทธิภาพมากน้อยเพียงใดคือ ASIC Floorplanning ซึ่งเปรียบเสมือนการเขียนแปลนบ้านก่อนสร้างจริง ตั้งแต่การกำหนดขนาดพื้นที่ชิป การจัดวางบล็อกหน่วยความจำ ไปจนถึงการวางแผนเส้นทางเชื่อมต่อสัญญาณ
หากเราลองพิจารณาผ่านตัวอย่างระบบอย่าง Mini Memory SoC การทำ Floorplanning จะเริ่มจากการกำหนด Core Area หรือพื้นที่หลักสำหรับวางบล็อกลอจิกและ Standard Cells จากนั้นจึงทำการวาง Macro Placement ซึ่งเป็นการจัดวางบล็อกขนาดใหญ่อย่าง SRAM หรือ IP Blocks ต่างๆ ไว้ในตำแหน่งที่เหมาะสมที่สุด เพื่อลดระยะทางในการเชื่อมต่อสายสัญญาณและป้องกันปัญหาความร้อนสะสม
อีกหนึ่งหัวใจสำคัญที่มองข้ามไม่ได้ในกระบวนการนี้คือ Pin Planning โดยเฉพาะการกำหนดตำแหน่งของ Core pin อย่างมีกลยุทธ์ การวางตำแหน่ง Core pin ให้เหมาะสมรอบๆ พื้นที่ Core จะช่วยลดปัญหาการแออัดของสายสัญญาณ (Routing Congestion) ในขั้นตอนถัดไป และช่วยให้การส่งผ่านสัญญาณระหว่างโมดูลภายนอกกับภายในชิปเป็นไปอย่างรวดเร็ว
นอกจากนี้ การจัดวาง Core pin ที่สอดคล้องกับตำแหน่งของ Macro ยังช่วยลดความล่าช้าของสัญญาณ (Timing Delay) ซึ่งเป็นปัจจัยสำคัญในการทำให้ชิปสามารถทำงานได้ที่ความถี่สูงตามที่ออกแบบไว้
กล่าวโดยสรุป การทำ ASIC Floorplanning ที่ประสบความสำเร็จ ต้องอาศัยการยอดรวมสมดุลระหว่างการจัดการพื้นที่ Core Area การจัดวาง Macro และการวางแผน Core pin อย่างรอบคอบ เพื่อให้กระบวนการ Physical Design ในขั้นตอนต่อไปอย่าง Place & Route ดำเนินไปได้อย่างราบรื่นและได้ไมโครชิปที่มีประสิทธิภาพสูงสุด
